開源RISC-V
CPU內核設計實踐培訓班 |
入學要求 |
學員學習本課程應具備下列基礎知識:
◆ 有數字電路設計和硬件描述語言的基礎或自學過相關課程。 |
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教學優勢 |
曙海教育的數字集成電路設計課程培養了大批受企業歡迎的工程師。大批企業和曙海
建立了良好的合作關系。曙海教育的數字集成電路設計課程在業內有著響亮的知名度。
本課程,秉承12年積累的教學品質,以IC項目實現為導向,老師將會與您分享數字芯片設計的全流程以及Synopsy和Cadence公司EDA工具的綜合使用經驗、技巧。
本課程,以實戰貫穿始終,讓您絕對受益匪淺! |
班級規模及環境--熱線:4008699035 手機:15921673576/13918613812(
微信同號) |
堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。 |
上課時間和地點 |
上課地點:【上海】:同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院
【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道)
【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈
【廣州分部】:廣糧大廈 【西安分部】:協同大廈
近開課時間(周末班/連續班/晚班): 開源RISC-V CPU內核設計培訓班:2025年2月17日....................(歡迎您垂詢,視教育質量為生命!) |
實驗設備 |
☆資深工程師授課
☆注重質量
☆邊講邊練
☆合格學員免費推薦工作
專注高端培訓17年,曙海提供的課程得到本行業的廣泛認可,學員的能力
得到大家的認同,受到用人單位的廣泛贊譽。
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師資團隊 |
【趙老師】
大規模集成電路設計專家,10多年超大規模電路SOC芯片設計和版圖設計經驗,參與過DSP、GPU、DTV、WIFI、手機芯片、物聯網芯片等芯片的研發。精通CMOS工藝流程、版圖設計和布局布線,精通SOC芯片
設計和版圖設計的各種EDA工具(如:DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura),具有豐富的SOC芯片設計、驗證、DFT、PD、流片經驗。
熟練掌握版圖設計規則并進行驗證及修改;熟練掌握Unix/Linux操作系統;熟悉CMOS設計規則、物理設計以及芯片的生產流程與封裝。
【王老師】
資深IC工程師,十幾年集成電路IC設計經驗,精通chip的規劃、數字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網絡芯片、手機芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計,
熟練掌握1.8V,3.3V,5V,18V,25V,40V等各種高低壓混合電路的IC設計。
【張老師】
從事數字集成電路設計10余年,精通CMOS工藝流程、版圖設計和布局布線,精通VERILOG,VHDL語言,
擅長芯片前端、后端設計和復雜項目實施的規劃管理,其領導開發的芯片已成功應用于數個國際知名芯片廠商之產品中。豐富的芯片開發經驗,對于現今主流工藝下的同步數字芯片設計技術和流程有良好把握。長期專注于內存控制器等產品的研發,擁有數顆規模超過百萬門的數字芯片成功流片經驗.
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新優惠 |
◆在讀學生憑學生證,可優惠500元。 |
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本課程實戰演練使用Synopsys公司的DC,PT等工具,
和Cadence公司的Encounter,Virtuoso等工具,多工具聯合從頭至尾強化練習整個芯片的生成過程,強調實戰,實戰,還是實戰!
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免費、無保留贈送,教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法,而且還贈送已經在VMware
Linux下安裝好的Synopsys公司和Cadence公司的全套工具(這套工具非常珍貴,費了老師很多心血才全部安裝好),讓您隨時隨地,打開電腦就能進行芯片的設計和練習!
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贈送每個工具用到的流片廠工藝庫和技術文件。
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企業化項目管理方案。
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質量保障 |
1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
3、培訓合格學員可享受免費推薦就業機會。 |
開源RISC-V
CPU內核設計實踐培訓班,手把手帶你完成一次完整的項目! |
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課程大綱:
1 : 1. CPU 架構簡介
2 : 2. CPU歷史簡介
3 : 3. 計算機經典芯片架構
4 : 4. 要點
5 : 5. 開源指令集RISC A1
6 : 6. 開源指令集RISC A2
7 : 7. 開源CPU講解
8 : 8.開源CPU開發要點
9 : 9. SoC架構 1
10 : 10. SoC架構 2
11 : 11. 開源CPUCore-1
12 : 12. 開源CPUCore2
13 : 13. CPU的內核設計:跳轉指令Jump and Link 1
14 : 14. CPU的內核設計:跳轉指令Jump and Link 2
15 : 15. CPU的內核設計:跳轉指令Jump and Link 3
16 : 16. CPU的內核設計:跳轉指令Jump and Link 4
17 : 17.CPU的內核設計:分支指令Branch1
18 : 18.CPU的內核設計:分支指令Branch2
19 : 19.CPU的內核設計:分支指令Branch3
20 : 20.CPU的內核設計:分支指令ranch4
21 : 20. CPU的內核設計:算數指令Arithmetic1
22 : 22.CPU的內核設計:算數指令Arithmetic2
23 : 23. 邏輯指令/位移指令Logic and shift 1
24 : 24. 邏輯指令/位移指令Logic and shift 2
25 : 25. CPU的內核設計:防存指令Load Store 1
26 : 26. CPU的內核設計:防存指令Load and Store 2
27 : 27. CPU的內核設計:防存指令Load and Store 3
28 : 29. CPU的內核設計:防存指令Load and Store 4
29 : 29. CPU的內核設計:CSR1指令
30 : 30. CPU的內核設計:CSR2指令
31 : 32. CPU的內核設計:CSR 3指令
32 : 32. CPU的內核設計:CSR4指令
33 : 33. CPU的內核設計:乘法指令MUL
34 : 35. CPU的內核設計:除法指令DIV
35 : 35.開源CPU蜂鳥Core Summary1
36 : 36.開源CPU蜂鳥Core Summary2
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